Arquitectura del Computador II (300CIG006)

 

Descripción del Curso

El curso de Arquitectura del Computador II introduce y discute la organización y estructura de un sistema de cómputo. En lugar de centrarse en marcas o en los últimos (nuevos) modelos de computadores del mercado, el enfoque es establecer las bases fundamentales de una manera gradual, a partir de los principios básicos y los conceptos fundamentales.
El curso mostrará la evolución de conceptos para explotar las características arquitectónicas y tecnológicas que permiten arquitecturas más rápidas.

Información Básica

Objetivos

Al finalizar el curso los estudiantes podrán:

  1. Identificar los conceptos fundamentales de una arquitectura de cómputo digital.
    1. Identificar la estructura, los bloques fundamentales y la organización de un sistema de cómputo.
    2. Identificar el camino de datos de una arquitectura monociclo, multiciclo y pipeline y como fluyen los datos por este camino
    3. Reconocer cómo la unidad de control interpreta la instrucción a nivel de máquina
    4. Identificar las técnicas y jerarquías de paralelismo
    5. Identificar la jerarquía de memoria
    6. Reconocer las distintas formas de organización de la memoria caché
    7. Identificar las diferentes tecnologías usadas para la fabricación de memoria
    8. Identificar las diferentes redes de interconexión, empleadas en sistemas multiprocesador y multicomputador.
    9. Reconocer las técnicas empleadas para el manejo de dispositivos de entrada/salida
    10. Identificar los diferentes tipos de buses en una arquitectura de cómputo
    11. Reconocer cómo los dispositivos de entrada salida compiten por un acceso al bus y como se les concede acceso
    12. Identificar cómo las interrupciones se utilizan para implementar el control y la transferencia de datos en los dispositivos de entrada salida
    13. Reconocer las técnicas empleadas para manejo de memoria y redes de interconexión, empleadas en sistemas multiprocesador y multicomputador
    14. Reconocer la importancia de la coherencia de memoria cache en un sistema multiprocesador
  2. Diseñar y optimizar una arquitectura de cómputo digital.
    1. Diseñar un camino de datos para una arquitectura monociclo, multiciclo y pipeline
    2. Diseñar una unidad de control para una arquitectura monociclo
    3. Diseñar una unidad de control alambrada para una arquitectura multiciclo
    4. Diseñar una unidad de control microprogramada para una arquitectura multiciclo
    5. Seleccionar el mejor diseño de camino de datos y unidad de control que cumplen las restricciones impuestas.
    6. Optimizar un diseño en términos de velocidad y área.
    7. Entender por qué la jerarquía de memoria es importante para reducir la latencia con respecto al procesador.
  3. Implementar una arquitectura de cómputo digital.
    1. Implementar un camino de datos para una arquitectura multiciclo
    2. Implementar unidad de control alambrada para una arquitectura multiciclo
    3. Implementar unidad de control microprogramada para una arquitectura multiciclo
  4. Evaluar el desempeño de una arquitectura de cómputo digital.
    1. Reconocer la relación entre la disipación de potencia y el desempeño del equipo
    2. Identificar la diferencia entre el desempeño del procesador y el desempeño del sistema
    3. Evaluar y comparar el desempeño de la ejecución de algoritmos sobre diferentes arquitecturas de cómputo (monociclo, multiciclo, pipeline)
    4. Calcular el tiempo de ejecución de un algoritmo en un sistema multiciclo,monociclo y pipeline
    5. Reconocer que al adicionar varios procesadores en un chip se mejora el desempeño
    6. Evaluar las ventajas y desventajas de costo-desempeño para las diferentes formas de organización de la memoria cache

Contenido

Capítulo 1: Introducción e implementación de unidad de control y camino de datos

Sesión Horas de Clase Tópicos Bibliografía
1 2 Presentación del curso. Introducción.Abstracciones y tecnología de los computadores [1,cap 1]
2 2 Implementación de un camino de datos (Datapath) de la arquitectura mono ciclo. [1,cap 2 y5],[2,cap 4]
3 2 Implementación Unidad de control (Alambrada)Mono ciclo [1,cap 5]
4 2 Implementación de un camino de datos (Datapath) de la arquitectura multi ciclo [1,cap 5], [2, cap 4]
5 2 Implementación de unidad de control(Alambrada) de la arquitectura multi ciclo [1,cap 5]
6 2 Implementación Unidad de control (Microprogramada)de la arquitectura multi ciclo [1,cap 5]

Total de Horas: 12

Capítulo 2: Mejoras de desempeño,Taxonomía, paralelismo y métricas

Sesión Horas de Clase Tópicos Bibliografía
7 2 Introducción a ILP [1,cap 4],[4,cap 1]
8 6 Manejo de pipeline [1,cap 4],[4,cap 1]
11 2 Taxonomía [1,cap 7]
12 2 Sistemas de memoria compartida [1,cap 7]
13 4 Métricas [1,cap 1]

Total de Horas: 16

Capítulo 3: Jerarquía de memoria

Sesión Horas de Clase Tópicos Bibliografía
15 2 Jerarquía de memoria [1,cap 5], [4,cap 3]
16 2 Organización de la memoria y sus operaciones [1,cap 5], [4,cap 3]
17 6 Memoria cache [1,cap 5],[4,cap 3]
20 2 Memoria Virtual [1,cap 5],[4,cap 3]
21 2 Manejo de fallas y recuperación [1,cap 5]
22 4 Coherencia de cache [4,cap 11]

Total de Horas: 18

Capítulo 4: Dispositivos de entrada-salida, redes de interconexión

Sesión Horas de Clase Tópicos Bibliografía
24 2 • Fundamentos de entrada/salida [1,cap 6],[5,cap 6]
25 2 • Estructura de la interrupciones : vectorizado y priorizado [1,cap 6],
26 2 • Buses [1,cap 6]
27 4 • Introducción a redes [3, cap 1 y 7]
29 4 • Redes de interconexión [3, cap 1 y 7]

Total de Horas: 14

Bibliografía

  1. Hennessy, John L. y Patterson, David A., Computer organization and design: the hardware,software 4th ed, Elsevier., 2009
  2. Tanenbaum Andrew, Structured computer organization 5th ed., Prentice-Hall, 2006 .
  3. Duato,José., Interconnection networks: an engineering approach, Morgan Kaufman Publishers, 2003.
  4. John Paul Shen y Mikko H. Lipsti, Arquitectura de computadores, Mc Graw Hill, 2006.
  5. William Stallings, Computer Organization and Architecture: Designing for Performance ,7th ed., Pearson Education, 2006.

Material de este semestre